麒麟2026芯片晶體管密度暴漲55%華爲何庭波更新韜定律論文

9 月 4 日消息，今日，一篇發佈於 ChinaXiv 的預印本論文《華爲 τ（韜）芯片本該過熱燒燬？》對外公開，華爲工程師何庭波詳細披露了 τ（韜）定律的底層原理，並且放出麒麟 2026 芯片的實測數據。長久以來行業普遍認爲，3D 堆疊會帶來嚴重的發熱難題，但麒麟 2026 的實測結果，給出了完全不一樣的答案。

傳統摩爾定律依靠縮小晶體管幾何尺寸實現性能迭代，而受外部條件限制，華爲無法繼續沿用 EUV 極紫外光刻向下推進製程。華爲選擇跳出空間縮放的固有路線，開創 τ 縮放定律，不再一味縮小晶體管，轉而壓縮信號在芯片內部傳輸的特徵延遲 τ（韜），邏輯摺疊（LogicFolding）就是該理論的核心落地技術。

邏輯摺疊依託 3D 混合鍵合工藝，把原本平鋪在平面的電路拆分爲多層垂直堆疊的硅片裸片，依靠微米級垂直互連橋接各層電路，將芯片內部漫長的水平走線替換成距離極短的垂直跳轉。不同於常規封裝工藝，華爲將混合鍵合視作晶圓級器件製造工序，麒麟 2026 實現 1.5μm 鍵合節距，擁有 5000 萬根垂直互連；下一代麒麟 2027 已經達成 1μm 鍵合節距，垂直互連數量突破 1 億根。預計三年內，將實現 720nm 頂層金屬節距，做到 1 億以上垂直互連

麒麟 2026 是首款落地邏輯摺疊的移動 SoC。單代迭代之下，芯片晶體管密度從 1.55 億 / 平方毫米提升至 2.38 億 / 平方毫米，增幅達到 55%，這一提升幅度相當於過去三年依靠傳統工藝微縮取得的全部成果。

按照行業固有認知，晶體管密度大幅提升，功率密度、芯片溫度必然隨之飆升，但實測結果截然相反。在同等性能的測試條件下，對比前代平面架構麒麟 9030 Pro，麒麟 2026 的 NPU 功耗下降 66%，GPU 功耗下降 58%，CPU 性能大核功耗下降 41%，在晶體管數量暴漲的同時，完成同等工作的芯片工作溫度更低。

論文解釋了反常識的核心原因：芯片絕大部分能耗，並非消耗在晶體管本身的計算運算上，而是消耗在金屬走線的數據搬運，如同上班族通勤的能量消耗遠大於工位辦公。邏輯摺疊大幅縮短信號走線長度，直接削減佔據功耗大頭的互連電容開銷。走線縮短帶來電容層面的功耗縮減，同時走線變短後，電路可以進一步降低工作電壓；動態功耗與電壓平方成正比，由此帶來幅度更大的功耗收益。

從各模塊實測數據來看，數據搬運越密集、並行度越高的模塊，邏輯摺疊收益越顯著。作爲 AI 算力核心的 NPU，保持 29 TOPS 算力不變，頻率降低 63%，電壓從 0.85V 降至 0.55V，功率密度暴跌 73%。

當然技術也存在差異化表現。DSP 模塊出現特殊情況：麒麟 2026 的 DSP 總功耗下降 25%，但芯片面積縮減 40%，單位面積功率密度反而上漲 24%；而迭代後的麒麟 2027 已經解決該問題，在功耗下降 47% 的同時，功率密度也優於平面架構芯片。這也印證：功率密度不是堆疊技術的宿命，而是可以通過設計調控的結果。

CPU 大核由於存在大量不可並行的串行計算任務，功耗收益相對有限，僅取得 41% 功耗降低。論文提到，低並行度 CPU 核心實現完整邏輯摺疊，需要 EDA 工具迭代、漫長驗證，屬於系統性工程。麒麟 2026 已經實現 3.1GHz 大核頻率，未來 3‑5 年，隨着鍵合工藝、堆疊層數持續升級，目標將 CPU 核心頻率推向 5GHz 以上。

邏輯摺疊還給芯片帶來雙重工作模式。除了等性能下省電低溫，開啓渦輪增壓模式時，麒麟 2026 的 NPU 算力可達 70 TOPS，相比前代提升 141%，GPU 幀率提升 42%。此時芯片功率密度會隨之升高，系統可以根據場景，在極致省電與極限性能之間靈活切換。

在熱設計層面，華爲沒有盲目全盤堆疊所有電路，而是採用選擇性摺疊，結合熱感知佈局，交錯排布高溫、低溫邏輯模塊，規避熱點上下層直接疊加。熱量既可以多層分攤，也能夠優先橫向擴散，晶體管結溫被控制在安全區間，以此化解 3D 堆疊的局部發熱風險。

文章同時類比軟件工程領域著名的阿姆達爾定律，提出硬件側的對應思想：芯片串行邏輯佔比有限，大部分電路可以犧牲單線程速度換取大規模並行。軟硬件協同調度，把任務更多分發到大量並行小核，減少大核的串行負載，充分釋放摺疊架構的功耗優勢，這也是系統‑工藝協同優化（STCO）的核心理論根基。

論文也指出，τ 是時間縮放定律，不等於天然低功耗。摺疊架構既可以低電壓低溫運行，也可以拉高頻率換取更強性能，低溫是工程師主動做出的取捨，並非技術自帶效果。迭代不會停止，每一代芯片拿到摺疊帶來的時間裕量之後，再將其轉化爲功耗或者性能收益，循環往復，持續推動芯片進步。