如題，2026年最新國產功率密度238 MTr/mm2
英特爾18A+BSPDN技術也才184 MTr/mm2
臺積電N2 臺積電2納米也只有236 MTr/mm2
日本2納米Raipidus 也只有237 MTr/mm2
稍微研究了下華爲何庭波的論文,附AI說明圖,簡單易懂
我個人見解是這個華爲最新的這個定律韜(τ)，最主要無非三個，Hybird Bonding的堆疊，Cell層面對gate的優化（不一定真的在實際有用），以及從SoC的fabric到服務器機架的互聯。
首先就是堆疊，啊，Hybird Bonding，參考TSMC SoIC-CoW和WoW（Chip on Wafer、Wafer on Wafer，WoW更好做一點，密度高一點，畢竟好做對準）這個M5高階呢就是SoIC-CoW。那麼還有一個，intel Foveros Direct 3D，intel Xeon Clearwater Forest用的，這個不稀奇，只不過國際上一般把這種高成本的技術用於HPC，畢竟太貴了，手機用不起。那麼代價是什麼？成本、積熱、良率、產能。堆疊的積熱老生常談，成本和產能與良率掛鉤，倆芯片疊上去產能砍一半，Hybird Bonding有自己的良率。
接下Cell層面的，這個啊不瞭解，實際實現不一定有堆疊扣出來的timing多，你想啊，假設SRAM放旁邊和放頂上，路徑短了，延遲低了，時序出來了，頻率上去了。
最後機架互聯這些，不懂啊，交給懂得吧
然後density這一塊，hhh，連P&R都不考慮的density沒一點參考性，直接就*75%，差不多就是測出來實際的density。然後往後是堆疊了，結果變成倆芯片疊一起算投影面積得密度，單片還是N+3的density，hhh
如果上面看不懂的話，接下來就是面向大衆的讓D神翻譯了華爲何庭波的論文，附上原理圖，簡單易懂。
AI很強大通俗易懂，好用多用。
先說結論：手機目前不是堆疊多層die，是優化走線，至於以後是不是不好說。
華爲被ban了之後，沒辦法縮小晶體管，改走"摺疊"路線了，以前電路是平鋪在一層硅上，信號導線長，延遲不僅是晶體管開關，路上也耗時間。於是就搞了個LogicFolding（摺疊的神） ， 把電路拆成兩層垂直堆疊，用混合鍵合連起來。導線長度直接砍掉約 30%，路短了，速度自然就快了。
於是在麒麟 2026，在工藝節點不變，在靠【優化走線】的情況下做到：
- CPU頻率：2.75 GHz → 3.1 GHz
- 能效：+41%
- 內存頻率：+41%
- 晶體管密度：155 → 238 MTr/mm²（一代頂之前三年）
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