打破传统设计！AMD L2 缓存 3D 堆叠专利落地，CPU性能再升级

在 CPU 缓存技术的赛道上，AMD的探索从未停止。2022 年 CES 大展上，AMD 推出搭载 3D 垂直缓存（3D V-Cache）技术的 Zen 3 架构 Ryzen 7 5800X3D 处理器，通过为每个 CCD 增加 64MB 7nm SRAM 缓存，将处理器 L3 缓存容量从32MB提升至 96MB，大三缓带来的性能一举超过了英特尔，让AMD的市场占比连年攀升。如今，AMD 并未止步于 L3缓存的堆叠，也将目光投向了距离 CPU 核心更近、响应速度更快的 L2 缓存。

AMD 在《平衡延迟堆叠缓存（Balanced Latency Stacked Cache）》的研究论文中，详细阐述了将 3D 堆叠技术延伸至 L2 缓存的创新构想，相关技术已在美国商标和专利局（USPTO）公示，专利号为 US20260003794A1。意味着 AMD 的 3D 堆叠技术将实现从 L3 到 L2 的跨越，为处理器性能带来更多的探索。

回顾 AMD 3D V-Cache 技术的演进历程，第一代产品采用了独特的设计思路：将 CCX（核心复合体）翻转方向，削去顶部 95% 的硅材料后，在上方安装 3D 垂直缓存芯片；到了第二代 3D V-Cache 技术，AMD 对缓存芯片进行优化升级，同时互换了 CCX 与 3D 垂直缓存芯片的位置，持续打磨技术细节。这次L2 缓存堆叠方案，在继承 3D V-Cache 核心原理的基础上进一步创新。

新方案采用多层堆叠结构设计，基础芯片负责连接计算模块与缓存模块，上方可根据需求叠加多层缓存。示例中表现出灵活的容量扩展方式：通过四组 512KB 区域的缓存模块组成 2MB 的 L2 缓存，若有更高需求，还能扩展至 4MB。专利附图中，这种堆叠结构呈现出多样化的组合形式，既有 L2 Die 与 L3 Die 交替堆叠的配置，也有集中式的 L2、L3 缓存堆叠布局，以基础芯片为底层支撑，构建高效的缓存体系。

这个方案沿用了硅通孔（TSV）技术，将 L2 与 L3 堆叠缓存连接至基础芯片和计算复合体，且 TSV 配置在堆叠缓存系统的中心垂直方向，配合缓存控制电路（CCC）精准调控数据的输入与输出，既延续了 3D V-Cache 技术的成熟优势，又针对 L2 缓存的特性进行了针对性优化，带来性能能效双提升。AMD 以平面 1MB 和 2MB L2 缓存配置作为参照，数据显示平面 1MB L2 缓存的典型延迟为 14 个周期，而采用堆叠设计的 1MB L2 缓存延迟仅为 12 个周期，堆叠 L2 缓存能实现容量的灵活扩展，也能达成优于传统平面设计的周期延迟，让数据从缓存返回的速度更快。更短的周期意味着更少的电力消耗，产生的热量也能减少，在提升性能的同时实现了能效的优化，形成 “高性能、低功耗、低发热” 的三重优势。

作为 CPU 架构中的关键组成部分，L2 缓存距离计算核心更近，其性能表现直接影响处理器的整体响应速度。AMD 将 3D 堆叠技术延伸至 L2 缓存，是对 CPU 缓存架构的一次重要革新，有望进一步拉近 AMD 在高端处理器市场的竞争力，为游戏玩家、专业创作者等用户带来更出色的使用体验。

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