ASML掀老底稱3nm芯片實際爲23nm，1nm芯片18nm

ASML「掀老底」稱 3nm 芯片實際爲 23nm，1nm 芯片是 18nm

ASML在公佈自己的EUV光刻機路線圖時，更是將各大晶圓廠的老底掀開了，ASML的PPT，非常清楚的指出了各大晶圓工藝，對應的金屬半節距，如果按照最開始芯片工藝的說法，這個纔是實際的芯片工藝。

上圖所示，N3（3nm工藝）對應的是23nm，N2（2nm工藝）對應的是22nm，A14(1.4nm工藝)對應的是21nm。

A10也就是1nm時，對應的是18nm，A7也就是0.7nm時，應對的是18-16nm，甚至到A2，也就是0.2nm時，實際金屬半間距是16-12nm。

其實從 1997 年起，“工藝節點”的命名純粹出於宣傳目的（或者好記），與集成電路的尺寸無關，就已經不採用以channel length或者gate pitch這一物理結構尺度來命名的製程工藝節點，因爲代表着芯片性能的最主要參數晶體管密度以及能效的提升都不隨着channel以及gate 的物理結構尺度的明顯縮小。就像佔地面積並不能平等地衡量平房和樓房的實用面積一樣。之所以還採用越來越小的數字來給節點命名，是爲了延續平面型晶體管時代的傳統，按照摩爾定律，每更新一代，晶體管密度提升一倍。或者也就是一些外行所謂的“等效尺寸”。舉例來說：TSMC N16 這個節點的gate pitch 88 nm ，晶體管密度只有33 MTr/mm2，然而，TSMC N7 這個節點雖然gate ptich 只從N16的88 nm縮小到57 nm, 但是他的晶體管密度卻可以達到110 MTr/mm2, 差不多翻了兩番。按照摩爾定律，那他的等效特徵尺寸按照邊長縮小0.7面積縮小一半，也應該是16*0.7^2 約等於7，取名N7 沒毛病。從下圖也可以看出來，喊了20年摩爾定律已死的“大新聞”其實也是假的。在浸潤式光刻機和極紫外光刻機的幫助下，晶體管密度在近幾年還是在按照摩爾老先生的預言在進行的。而在芯片中，最小的物理尺寸往往不在具體運算數據的晶體管結構上，所以也不是所有的結構都需要EUV 光刻機來定義尺寸。而在第一層金屬連線也就是Matel 0 layer上，他的pitch 要小得多，業內稱爲Minimum matel pitch MMP。 MMP可能是芯片上最小的尺寸，也是最先需要EUV的關鍵層。

如果說非要只能以芯片的特徵參數來給製程節點命名，那你叫TSMC N7 爲N110 也沒問題，只是太長了，不便於傳播，而且芯片內部有多種單元，有高密度晶體管，也有低密度晶體管，也不是處處都有110 MTr/mm2 這樣的高密度，由於 SRAM 結構和對Vt 和Idsat 的敏感特性，導致SRAM區域的面積就已經出現了停滯不前的現象，如下圖所示。這樣從側面說明了最近幾年芯片製程的進步在體感上，沒有之前那麼明顯。

而爲了進一步去提升無論是logic region 或者是SRAM region的密度，製程工程師們也有別的武器庫來延續摩爾定律。與以往採用微縮工藝去提升密度的方法不同，這次類似於從平面型晶體管轉向FinFET 鰭式晶體管的過程。明年三大芯片先進工藝廠 TSMC Samsung Intel 都將轉向新的晶體管結構GAAFET，環繞柵極場效應晶體管以及背部供電技術。這也是近日來擬禁止對大陸傳授的技術。