ASML掀老底称3nm芯片实际为23nm，1nm芯片18nm

ASML「掀老底」称 3nm 芯片实际为 23nm，1nm 芯片是 18nm

ASML在公布自己的EUV光刻机路线图时，更是将各大晶圆厂的老底掀开了，ASML的PPT，非常清楚的指出了各大晶圆工艺，对应的金属半节距，如果按照最开始芯片工艺的说法，这个才是实际的芯片工艺。

上图所示，N3（3nm工艺）对应的是23nm，N2（2nm工艺）对应的是22nm，A14(1.4nm工艺)对应的是21nm。

A10也就是1nm时，对应的是18nm，A7也就是0.7nm时，应对的是18-16nm，甚至到A2，也就是0.2nm时，实际金属半间距是16-12nm。

其实从 1997 年起，“工艺节点”的命名纯粹出于宣传目的（或者好记），与集成电路的尺寸无关，就已经不采用以channel length或者gate pitch这一物理结构尺度来命名的制程工艺节点，因为代表着芯片性能的最主要参数晶体管密度以及能效的提升都不随着channel以及gate 的物理结构尺度的明显缩小。就像占地面积并不能平等地衡量平房和楼房的实用面积一样。之所以还采用越来越小的数字来给节点命名，是为了延续平面型晶体管时代的传统，按照摩尔定律，每更新一代，晶体管密度提升一倍。或者也就是一些外行所谓的“等效尺寸”。举例来说：TSMC N16 这个节点的gate pitch 88 nm ，晶体管密度只有33 MTr/mm2，然而，TSMC N7 这个节点虽然gate ptich 只从N16的88 nm缩小到57 nm, 但是他的晶体管密度却可以达到110 MTr/mm2, 差不多翻了两番。按照摩尔定律，那他的等效特征尺寸按照边长缩小0.7面积缩小一半，也应该是16*0.7^2 约等于7，取名N7 没毛病。从下图也可以看出来，喊了20年摩尔定律已死的“大新闻”其实也是假的。在浸润式光刻机和极紫外光刻机的帮助下，晶体管密度在近几年还是在按照摩尔老先生的预言在进行的。而在芯片中，最小的物理尺寸往往不在具体运算数据的晶体管结构上，所以也不是所有的结构都需要EUV 光刻机来定义尺寸。而在第一层金属连线也就是Matel 0 layer上，他的pitch 要小得多，业内称为Minimum matel pitch MMP。 MMP可能是芯片上最小的尺寸，也是最先需要EUV的关键层。

如果说非要只能以芯片的特征参数来给制程节点命名，那你叫TSMC N7 为N110 也没问题，只是太长了，不便于传播，而且芯片内部有多种单元，有高密度晶体管，也有低密度晶体管，也不是处处都有110 MTr/mm2 这样的高密度，由于 SRAM 结构和对Vt 和Idsat 的敏感特性，导致SRAM区域的面积就已经出现了停滞不前的现象，如下图所示。这样从侧面说明了最近几年芯片制程的进步在体感上，没有之前那么明显。

而为了进一步去提升无论是logic region 或者是SRAM region的密度，制程工程师们也有别的武器库来延续摩尔定律。与以往采用微缩工艺去提升密度的方法不同，这次类似于从平面型晶体管转向FinFET 鳍式晶体管的过程。明年三大芯片先进工艺厂 TSMC Samsung Intel 都将转向新的晶体管结构GAAFET，环绕栅极场效应晶体管以及背部供电技术。这也是近日来拟禁止对大陆传授的技术。