華爲發表半導體領域韜（τ）定律

2026年5月25日，華爲在上海國際電路與系統研討會上正式發佈了半導體領域的“韜（τ）定律”，提出以“時間縮微”替代傳統的“幾何縮微”，標誌着國產半導體在後摩爾時代走出了一條不單純依賴製程數字的全新突圍路徑。

作爲半導體與電子系統演進的新指導原則。通過邏輯摺疊等創新技術，持續壓縮信號傳播時延，不斷提升晶體管密度，從而實現半導體與電子系統的持續演進。　

具體來看，邏輯摺疊等核心技術，構建了貫穿器件、電路、芯片到系統層面的多層級協同優化體系。包括但不限於優化晶體管和互連電阻及寄生電容，突破傳統平面佈局的物理邊界，“軟件、架構、芯片”全棧軟硬芯協同設計，重構計算系統互聯協議等。

在過去六年的探索實踐中，華爲公司設計並量產了381款遵循韜(τ)定律的芯片。即將於2026年秋季面世的麒麟芯片，更進一步採用了基於韜(τ)定律的邏輯摺疊技術，性能有望大幅提升。華爲公司預計，到2031年，基於韜(τ)定律的高端芯片晶體管密度有望達到1.4納米制程的同等水平。