Zen 6 或将体现 AMD 的商业转型

来源——头发实验室

什么是“胶水大法”

自从Zen架构诞生以来，AMD 都采用了相对比较廉价的“胶水大法”进行小芯片封装。

具体来说，AMD 将芯片分割为多个chiplets（小芯片或芯粒），并通过高密度互联印刷电路板（HDI-PCB）组装。这些小芯片之间通过PCB进行连接。与台积电和英特尔的先进封装技术相比，“胶水大法”无需在芯片之间插入硅中介层或高密度有机材料再分布层。因此，“胶水大法”成本低廉、良率较高且芯片布局更加灵活，常被网友戏称为“胶水大法”。

这种方式还能够突破单个光罩的面积限制，极大地增强了芯片的灵活性。

基于硅中介层的先进封装局限性

基于硅中介层的先进封装技术（如台积电的CoWoS-S和英特尔的FoverOS-S），虽然能在小芯片之间提供更好的互联，但同时也会带来一些限制。

这些技术需要在小芯片之下加入一层用于互联和再分布的衬底芯片，且该衬底芯片的面积通常远大于小芯片的总面积，这就限制了chiplets的规模。

虽然业界对此有一些解决方案，例如AMD基于CDNA3的Instinct MI 300采用了多个衬底平铺来平衡面积与成本。然而，这一方法未能完全解决小芯片灵活排布的问题。

例如，在Zen到Zen5的服务器产品中，小芯片的排布方式是灵活的，有时一个小芯片会与其他16个小芯片组成一个集群，再通过HDI-PCB进行互连。然而硅中介层限制了这种高度灵活的排布方式。

而硅中介层尽管能使chiplets可以更紧密地贴在一起，却不能如此灵活地进行布线。

从“胶水大法”到先进封装：商业逻辑转变

“胶水大法”背后的商业逻辑在于：控制高成本、突破面积限制、精确控制成本并展开“核”战。

采用先进封装技术后，AMD面临着技术和成本的双重挑战。有传言称，Zen 6 Classic 将退回到96核，而不是当前的128核，而单个小芯片的面积将从8核增加到12核。

这意味着，原本可以容纳1+16个小芯片的胶水封装，现在只能容纳2+8个小芯片。其中还包括1-2个用于再分布的衬底芯片，这将显著增加成本。尽管这些衬底芯片可能采用较老的工艺制造（如22nm或更高级别），但一次单独的流片和光刻过程仍会增加成本。

因此，使用先进封装技术意味着AMD将无法延续之前的“核”战策略，而必须在其他方面发掘芯片的价值点。

后记

本文不是要批判先进封装。相反，先进封装相比“胶水大法”，有功耗低、集成度高、IO密度更高等诸多优点，只是这不是本文强调的重点而已。

有文章曾指出，128核的胶水芯片，TDP500W中，大概有200W被消耗在了IO传输中，这实在是非常大的损耗。而采用2.5D先进封装，其功耗可能下降高达10倍。