千呼萬喚始出來。萬衆期待的ZEN5架構處理器 終於在近期揭開了神祕的面紗。而要談到這款處理器的性能表現，“內存潛力”是個繞不開的話題。
Chiplet的喜與憂
桌面端RYZEN採用了獨特的Chiplet“芯粒”設計，AMD將處理器的I/O單元與計算模塊相互分離。這家企業可根據實際需要，爲二者採用不同的製程工藝，從而大大節約了生產成本。
然而，Chiplet結構也並非完美：除了帶來積熱以外，模塊間的通訊同樣是個問題。
R7-9700X的內存控制器位於I/O模塊中，而八顆ZEN5核心則位於CCD計算單元，彼此之間通過Infinity Fabic總線進行通訊——而這條總線的頻率，就成爲了制約銳龍CPU的重大掣肘。
在AM5平臺上，AMD將IF總線頻率“FCLK”與內存控制器頻率“UCLK”解藕，打造了獨特的“AUTO：1：1”同步規則：內存控制器與內存頻率仍然一一對應，但FCLK的數值則可以任意設置。
在這樣的規則之下，IF總線的FCLK頻率越高，內存效能便會越強。然而，由於使用了相同的6nm工藝I/O模塊，ZEN5處理器的FCLK頻率上限並無太多改善。
在ASUS ROG Strix B650E-I主板之上，搭配時下最新的3024版本BIOS，R7-9700X僅能將FCLK頻率穩定在2167Mhz，稍強於前代ZEN4處理器：R7-7700的FCLK頻率上限是2133Mhz。
強行抬高FCLK頻率？“測試報錯”便是AMD的回應。這僅33Mhz的進步，只能稱之爲“聊勝於無”。
超乎意料的變化
然而，這並不意味着ZEN5處理器的內存超頻沒有改善——事實上，它的特性相當不同，甚至可能顛覆一直以來的“超頻鐵律”！
如前所述，儘管FCLK頻率已然解藕，但內存控制器“UCLK”仍需與內存頻率保持1：1對齊——只有這樣，才能確保數據同步傳輸，實現內存效能最大化。
UCLK頻率同樣存在上限。而就我所入手的這顆R7-9700X而言，它的內存控制器表現不能說是“進步甚微”，只能說是“毫無變化”——與ZEN4處理器完全一致，UCLK均僅能穩定在3100Mhz附近。
也就是說，倘若維持與內存控制器的1：1同步，DDR5內存的頻率上限 就只能被鎖死在6200Mhz之間（DDR5每時鐘週期傳遞兩次信息，因此等效爲實際頻率的2倍）。
這顯然制約了“銳龍”處理器的內存效能上限，事實上成爲了效能的制約。也正因此，AMD的建議是擺脫“同步頻率”的桎梏，全力衝擊“1：2分頻”的異步極限！
工作在“異步分頻”模式之下，UCLK頻率將下降爲內存頻率的二分之一。這擺脫了內存頻率的限制，但也將帶來極高的性能懲罰——在前代ZEN4處理器上，工作在異步分頻下的7200Mhz內存 效能甚至不及6000Mhz的同步模式！
盲目追求頻率而罔顧實際表現，AMD是瘋了嗎？
事實上，在ZEN5處理器上，“必須同步”的鐵律早已被顛覆。這裏以一套6400Mhz的16Gbit M-die內存爲例，我將在實際測試中給出證明。
“同步鐵律”的顛覆
這套內存使用了來自海力士的16Gbit M-die顆粒：精於時序，但在高頻表現上並不突出。也正因此，廠商爲這套內存準備了6400Mhz CL32的低時序參數，顯然是爲AMD的同步模式而來，孰料ZEN5竟在此折戟。
無妨，M-die仍能工作在6200Mhz CL30的同步時序之下，頻率稍低但性能依舊。此時的內存延遲爲63.8ns，拷貝帶寬達到了64.7GB/s。
而在3DMark Timespy測試中，核芯顯卡取得了775分的成績，處理器的得分亦高達14690分。
按照常理，這便是ZEN5平臺的最優化參數。但當我們一反常規，將內存模式設定爲“異步分頻”，將海力士M-die推向7000Mhz CL32的效能極限之時——意想不到的變化發生了。
內存延遲不增反降，由63.8下降爲62.4ns！拷貝帶寬反而有小幅下滑，自64.7GB/s變化爲64.0GB/s。
而當我們聚焦於3DMark測試中，分數的改變也能印證“異步”的影響：核心顯卡的性能由775變化至773分，下降2分；但CPU得分自14690提升爲14756分，提升66分——畢竟，在讀寫帶寬面前，內存延遲顯然更重要！
繼續推進內存的極限。海力士A-die所取得的8000Mhz成績，更毋庸置疑地宣告了效能的領先：核心顯卡分數高達783分，CPU得分亦突破15000大關！
種種跡象表明，“分頻”不再是“低效能”的象徵，反而意味着更高的性能極限。
後記
時代，確實變了。困擾四代銳龍的“內存頻率上限”，有望在ZEN5之上迎來終結。而在處理器的內存選擇之中，思路或許已然完全不同。
低時序、低頻率，也許已不再是AMD的最佳選擇；高頻率、高性能，或許才能滿足ZEN5那如飢似渴的8發射次世代架構。
如對本文中的測試內容有任何疑問，歡迎隨時與我交流！
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