黃仁勳的"十年領先論"，真的戳破了華爲韜定律的"皇帝新衣"?

中國臺灣的臺北，一場被稱爲“萬億美元晚宴”的供應鏈高管聚會剛剛散場。英偉達CEO黃仁勳一走出來，便被媒體團團圍住。記者開門見山，直指三天前華爲在上海發佈的“韜（τ）定律”。

黃仁勳毫不迴避，評價乾脆利落：“這對華爲是突破，但對臺積電不是威脅。”

他進一步解釋：臺積電在芯片堆疊與3D封裝上深耕近十年，技術積澱深厚。華爲用這種技術，能在不縮小製程線寬的前提下將晶體管數量翻倍甚至提升三到四倍，“這是非常好的技術，但臺積電擁有它已經十年了。”

這與國內將韜定律拔高到“替代摩爾定律”的論調截然不同。輿論瞬間炸裂——黃仁勳像極了那個喊出“皇帝沒穿衣服”的孩子，一針見血地揭示了當下全球半導體競爭中最深層的認知裂縫。

先給黃仁勳的“十年領先論”一個客觀註腳：他說的是事實，甚至偏保守。

臺積電在先進封裝領域的佈局，遠比大多數人想象的更早。2008年，臺積電成立集成互連與封裝開發部門（IIPD），比華爲被美國製裁整整早了十年。2011年，推出全球首個商業化2.5D封裝平臺——第一代CoWoS。2016年，開始佈局SoIC三維堆疊技術，躋身最前沿的3D封裝之列。

到2020年，臺積電正式發佈3DFabric計算平臺，將SoIC、CoWoS與InFO三大技術路線整合爲完整的先進封裝體系。如今，CoWoS已迭代至第六代，互連密度比初代提升56倍，能效提升5倍。

更重要的是，這些技術已實現大規模量產。英偉達Blackwell GPU、AMD MI300系列、蘋果M系列芯片，全部採用臺積電先進封裝。僅2025年，臺積電CoWoS封裝芯片出貨量超過1500萬片，佔據全球高端AI芯片封裝市場90%以上的份額。

黃仁勳說得沒錯。爭議的核心在於：國內評論認爲他“偷樑換柱”——把華爲的“邏輯摺疊”等同於臺積電的“3D封裝”，進而斷言後者已玩十年，不足爲懼。

問題恰恰出在這個“約等號”上。

從華爲角度看，兩者根本不在一個維度。

臺積電的3D封裝，屬於後端製造環節，是芯片與芯片（die-to-die）的物理堆疊。它把多顆已造好的獨立芯片，通過封裝形式集成在一起。

華爲的邏輯摺疊，屬於前端設計環節，是芯片內部邏輯的三維重構。它將原本平鋪在二維平面上的電路，通過立體摺疊和垂直互連重新排布，使關鍵路徑的走線長度直接縮短50%–80%。

比喻：

臺積電的3D封裝：把兩棟已建好的房子上下疊放，再修幾條樓梯連接。房子結構沒變，只是提高了土地利用率。

華爲的邏輯摺疊：在設計圖紙階段，就把原本一層樓的房子直接設計成兩層。不僅省地，還優化了內部動線，讓人不用跑遠路就能到目的地。

正因如此，華爲才能在7納米工藝上做出接近3納米的性能。何庭波披露：2026年秋季即將發佈的新一代麒麟芯片，將首次完整應用邏輯摺疊技術，晶體管密度提升53.5%，達到238MTr/mm²，能效改善41%；到2031年，整套技術體系有望達到等效1.4nm先進製程的性能水準。

這場爭論的背後，是摩爾定律已基本走到盡頭。當晶體管尺寸縮小到幾個原子大小，量子隧穿效應開始搗亂，研發成本呈指數級暴漲。一臺High-NA EUV光刻機售價3.5億美元，一座先進晶圓廠的建設成本超過200億美元。

在此背景下，催生了“堆疊派”與“摺疊派”兩條路線。兩者並無絕對的優劣之分。

“堆疊派”的優勢在於技術成熟、能快速提升性能。英偉達Blackwell GPU就是典型：採用臺積電CoWoS封裝，將兩顆GPU die和六顆HBM3E內存die集成，AI算力達20 petaflops，是上一代的5倍。

但它的致命弱點是高度依賴先進製程——這正是華爲走不通這條路的原因：被制裁，拿不到最先進的製程工藝。

“摺疊派”的優勢在於不依賴先進製程。它能在成熟製程上，通過設計創新實現性能跨越式提升，對受制裁的中國半導體產業而言，是一條可行的突圍之路。

但它也面臨巨大挑戰：需要重新設計整個芯片架構，對EDA工具、設計方法學、製造工藝都提出全新要求。這是一條無人走過的路，充滿不確定性。

作爲執掌全球市值最高芯片公司超過三十年的CEO，黃仁勳不可能分不清芯片設計與芯片封裝的區別。他之所以給出那樣的評價，也許是爲了給自己穿上“皇帝的新衣”——安撫他的供應鏈夥伴，特別是臺積電。

不過，華爲也並非無可指摘。有學者公開質疑：科學史上，能被稱爲“定律”的東西，需要經受全行業、長週期的驗證。摩爾定律運行了半個多世紀才被公認，而“韜定律”剛剛發佈三天。將一套優秀的工程優化方案冠以“定律”之名，難免有營銷包裝之嫌。

“韜定律”的命名是否夠格？黃仁勳是否誤讀？那件“皇帝的新衣”究竟穿在誰身上？答案不在臺北的晚宴上，而在今年秋季量產的麒麟新芯片能否在消費者手中交出令人信服的性能答卷，在2031年的“等效1.4nm”路線圖能否如期兌現。