邏輯摺疊的三大致命缺陷註定只是沒法攻克EUV的權宜之計

1面積有損失。很多人認爲芯片的邊和角也有有效晶體管，這是不可能的，裸片中可以參與運算和存儲的晶體管分佈類似“回”字中的“口”，當然邊角空白不會太大，但摺疊起來必然不會類似“回”字對摺，而是兩個“回”字堆疊，因此產生了面積損失——從經濟的角度來說，不適合小芯片只適合大芯片

2測試難度極大，機會成本上升。邏輯摺疊使得測試這一工序只能排在後面，有任何問題在切割晶圓後尚不能發現，只能等待摺疊完成才能進行。摺疊工序本身需要成本。根據先進封裝在芯片製造中價值的佔比20%推算，邏輯摺疊的機會成本少說增加一成左右——這是基於華爲封裝水平領先臺積電6到7年、因此成本還要低一半的假設。

3設計難度極大。當然不是必須保持鏡像設計但顯然上層和下層之間需要直接通信，爲了取得時延的優勢你不可能讓上層右上方和下層的左下方去通信。對齊的要求實際使得設計更不靈活了。因爲經濟角度一定會讓兩層都有類似面積的有效晶體管，不可能上面就稀稀拉拉幾個區塊。

381款芯片採用邏輯摺疊肯定是大有水分的，這個款型絕對不是圖紙層面的數量，是類似於9030s、9030、9030pro這種區別就算三款。