逻辑折叠的三大致命缺陷注定只是没法攻克EUV的权宜之计

1面积有损失。很多人认为芯片的边和角也有有效晶体管，这是不可能的，裸片中可以参与运算和存储的晶体管分布类似“回”字中的“口”，当然边角空白不会太大，但折叠起来必然不会类似“回”字对折，而是两个“回”字堆叠，因此产生了面积损失——从经济的角度来说，不适合小芯片只适合大芯片

2测试难度极大，机会成本上升。逻辑折叠使得测试这一工序只能排在后面，有任何问题在切割晶圆后尚不能发现，只能等待折叠完成才能进行。折叠工序本身需要成本。根据先进封装在芯片制造中价值的占比20%推算，逻辑折叠的机会成本少说增加一成左右——这是基于华为封装水平领先台积电6到7年、因此成本还要低一半的假设。

3设计难度极大。当然不是必须保持镜像设计但显然上层和下层之间需要直接通信，为了取得时延的优势你不可能让上层右上方和下层的左下方去通信。对齐的要求实际使得设计更不灵活了。因为经济角度一定会让两层都有类似面积的有效晶体管，不可能上面就稀稀拉拉几个区块。

381款芯片采用逻辑折叠肯定是大有水分的，这个款型绝对不是图纸层面的数量，是类似于9030s、9030、9030pro这种区别就算三款。