前景提要
華爲發表「韜（τ）定律」，026 國際電路與系統研討會 25 日在上海舉行，華爲公司董事、半導體業務部總裁何庭波在題爲《半導體新路徑探索與實踐》的主旨演講中，正式發表「韜（τ）定律」。這是中國在全球半導體領域首次提出指導產業發展的新原則。基於該定律，華爲過去六年已成功設計並量產了 381 款芯片。今年秋季，華爲將發佈新的麒麟手機芯片，完整採用邏輯摺疊技術，大幅提升相關性能。
「韜定律」提出以「時間縮微」替代「幾何縮微」，以系統性降低時間常數（韜τ）爲目標，通過邏輯摺疊等創新技術，持續壓縮信號傳播時延，不斷提升晶體管密度，實現半導體與電子系統的持續演進。
近年來，摩爾定律面臨物理極限和經濟效益雙重挑戰。隨着晶體管「幾何縮微」放緩，成本紅利逐漸消退，如何跨越傳統工藝路徑的侷限，探索出一條全新的可持續演進路線，以滿足當下呈指數級攀升的計算性能需求，已成爲全球半導體行業亟待攻克的共同難題。
「韜定律」構建了貫穿器件、電路、芯片到系統層面的多層級協同優化體系。預計到 2031 年，基於該定律的高端芯片晶體管密度將達到 1.4 納米制程的同等水平。
針對半導體行業未來的發展，何庭波表示：未來一定屬於開放合作。在「韜定律」的路徑下，我們期待與全球科學家、工程師和產業夥伴緊密合作，共同推動半導體與電子產業持續發展。
萊布尼茨工作室監事會主席趙泠指出這不構成“半導體技術實現新突破”。強調了這是將“特定的芯片技術發展路線圖”擅自命名爲“定律”，相關新聞稿前後都應該打上黑框警告：商業廣告。
相關預印本文章 A Time Scaling Theory for Multi-Layer Electronic Systems[1]是一篇觀點/展望文章，而不是研究論文。文章作者是華爲公司董事、半導體業務部總裁何庭波。該文章在 2026 年 IEEE 國際電路與系統研討會（IEEE ISCAS 2026）上進行了呈現。
文中給出兩個等式：
對於第一個等式，函數 f 未定義，未說明四個參數用什麼方法算出時間常數，這是個概念框架[2]。
對於第二個等式，文章稱這是“一個有用的代際規則”，縮放因子 α 是特定於應用場景的，對功耗受限的移動設備[3]來說約 1.3 倍每年、對安全關鍵自動駕駛系統來說約 1.5 倍每年、對吞吐量可直接轉化爲經濟價值的人工智能工作負載來說至多約 10 倍每年，稱這些數字是從“迄今爲止的生產經驗”得出的，沒有給出相應證據。
看起來，現存媒體和這裏的大多數回答都沒說出“韜定律”到底是什麼。我可以從這兩個等式出發將其自然語言化爲：
在對延遲敏感的應用場景裏，用某種方法算出的芯片系統延遲在技術進步下減半所需的時間取決於應用容忍度和經濟價值，對於移動設備約 2.7 年，對於自動駕駛約 1.7 年，對於高價值人工智能工作負載約 3.6 個月。
摩爾定律的“每 18 到 24 個月翻倍”是從觀測現象事後歸納的，“韜定律”若有觀測現象支持，應當列出。
文中的核心技術主張是“邏輯摺疊/LogicFolding”：
將數字電路、模擬電路、存儲電路分佈在垂直堆疊的有源層中，通過超細間距混合鍵合（hybrid bonding）連接各層，縮短關鍵路徑的連線長度，從而降低電阻-電容延遲、提高時鐘頻率。
這就是“將本來平鋪的電路豎起來放，縮短連線距離”。英特爾、臺積電、AMD 等已經在量產產品中使用類似思路，例如英特爾的 Foveros 3D 封裝、AMD 的 V-Cache. 華爲似乎是在難以獲得先進製程的情況下試圖用難度更高的堆疊提高性能——將堆疊前置到邏輯層，工程難度比同行的技術高得多。這可能會在同樣的等效晶體管密度下帶來更高的功耗、更困難的散熱、更長的設計週期、更低的良率——當然，這些問題都不是無法解決的，至少，文中描述的麒麟 2026 的性能並不差：最大主頻 3.1 吉赫茲，晶體管密度 238 百萬個每平方毫米、相當於號稱“3 納米”的水平，能效比上一代產品[4]提升 41%，靜態隨機存取存儲器頻率比上一代產品提升 40% 以上。目前不知道這在用戶手中會不會需要額外散熱來兌現。
文中還提到了統一總線（Unified Bus）與 Hi-ONE（光互連引擎）。這是將光互連推向“近封裝”級別、用跨層設計換取功耗優化，是合理的工程方向。
文章第 4.3 節稱，在 2.5D 芯片中，計算能力正比於面積，但是內存帶寬、互連、供電受限於芯片周長，是線性增長的，這裏的瓶頸與製程節點無關。解決方案是 3D Folding，將供電（背側供電、集成 電壓調節器）、高速內存（混合鍵合到邏輯）、光 I/O（Hi-ONE）從芯片邊緣遷移到“垂直表面”，讓這些資源也變成正比於面積，與計算能力匹配。這是正確的，是已知的封裝物理學。
文章作者承認，工具鏈（電子設計自動化/EDA 不支持 3D 原生設計）、晶圓間工藝偏差、垂直互連開銷、能效問題等都是“未解決的問題”，文章還自稱是一份邀請。
按照新聞內容，2026 年秋季，我們就能在華爲 Mate 90 系列手機上看到麒麟 2026 芯片，屆時，能效比、發熱控制等指標可以被第三方檢驗，我不認爲這會出現明顯貨不對板、引來全網嘲諷的狀況。
關於新聞稿裏這句“預計到 2031 年，基於該定律的高端芯片晶體管密度將達到 1.4 納米制程的同等水平”，所謂 1.4 納米制程本就已經純屬營銷話術，系統裏沒有任何部件的實際尺寸或間距是 1.4 納米，所以對標這些玩意的話術幾乎是任意的。
總之，如果不用這種譁衆取寵的方式進行宣發，那麼“邏輯摺疊”沒什麼奇特之處，也不是假的。問題歸結於華爲的宣傳部門在搞什麼鬼。
參考
^ChinaXiv:202605.00224
^參數 τ_transistor 是晶體管的本徵開關延遲，τ_circuit 是信號路徑的電阻電容傳播延遲，τ_chip 是計算和內存訪問延遲，τ_system 是端到端的消息和同步時間，沒有給出如何從物理參數（例如線長、電阻率、電容、門延遲）計算出 τ 的具體公式。時間常數 τ 是一個跨學科的概念，在不同領域有不同算法，典型定義是，對於一個按指數規律變化的物理量，其變化量達到總變化量的 (1 - 1/e) 或衰減到初始值的 1/e 所需的時間。
^例如智能手機
^麒麟 9030 Pro，下同
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