前景提要
华为发表「韬（τ）定律」，026 国际电路与系统研讨会 25 日在上海举行，华为公司董事、半导体业务部总裁何庭波在题为《半导体新路径探索与实践》的主旨演讲中，正式发表「韬（τ）定律」。这是中国在全球半导体领域首次提出指导产业发展的新原则。基于该定律，华为过去六年已成功设计并量产了 381 款芯片。今年秋季，华为将发布新的麒麟手机芯片，完整采用逻辑折叠技术，大幅提升相关性能。
「韬定律」提出以「时间缩微」替代「几何缩微」，以系统性降低时间常数（韬τ）为目标，通过逻辑折叠等创新技术，持续压缩信号传播时延，不断提升晶体管密度，实现半导体与电子系统的持续演进。
近年来，摩尔定律面临物理极限和经济效益双重挑战。随着晶体管「几何缩微」放缓，成本红利逐渐消退，如何跨越传统工艺路径的局限，探索出一条全新的可持续演进路线，以满足当下呈指数级攀升的计算性能需求，已成为全球半导体行业亟待攻克的共同难题。
「韬定律」构建了贯穿器件、电路、芯片到系统层面的多层级协同优化体系。预计到 2031 年，基于该定律的高端芯片晶体管密度将达到 1.4 纳米制程的同等水平。
针对半导体行业未来的发展，何庭波表示：未来一定属于开放合作。在「韬定律」的路径下，我们期待与全球科学家、工程师和产业伙伴紧密合作，共同推动半导体与电子产业持续发展。
莱布尼茨工作室监事会主席赵泠指出这不构成“半导体技术实现新突破”。强调了这是将“特定的芯片技术发展路线图”擅自命名为“定律”，相关新闻稿前后都应该打上黑框警告：商业广告。
相关预印本文章 A Time Scaling Theory for Multi-Layer Electronic Systems[1]是一篇观点/展望文章，而不是研究论文。文章作者是华为公司董事、半导体业务部总裁何庭波。该文章在 2026 年 IEEE 国际电路与系统研讨会（IEEE ISCAS 2026）上进行了呈现。
文中给出两个等式：
对于第一个等式，函数 f 未定义，未说明四个参数用什么方法算出时间常数，这是个概念框架[2]。
对于第二个等式，文章称这是“一个有用的代际规则”，缩放因子 α 是特定于应用场景的，对功耗受限的移动设备[3]来说约 1.3 倍每年、对安全关键自动驾驶系统来说约 1.5 倍每年、对吞吐量可直接转化为经济价值的人工智能工作负载来说至多约 10 倍每年，称这些数字是从“迄今为止的生产经验”得出的，没有给出相应证据。
看起来，现存媒体和这里的大多数回答都没说出“韬定律”到底是什么。我可以从这两个等式出发将其自然语言化为：
在对延迟敏感的应用场景里，用某种方法算出的芯片系统延迟在技术进步下减半所需的时间取决于应用容忍度和经济价值，对于移动设备约 2.7 年，对于自动驾驶约 1.7 年，对于高价值人工智能工作负载约 3.6 个月。
摩尔定律的“每 18 到 24 个月翻倍”是从观测现象事后归纳的，“韬定律”若有观测现象支持，应当列出。
文中的核心技术主张是“逻辑折叠/LogicFolding”：
将数字电路、模拟电路、存储电路分布在垂直堆叠的有源层中，通过超细间距混合键合（hybrid bonding）连接各层，缩短关键路径的连线长度，从而降低电阻-电容延迟、提高时钟频率。
这就是“将本来平铺的电路竖起来放，缩短连线距离”。英特尔、台积电、AMD 等已经在量产产品中使用类似思路，例如英特尔的 Foveros 3D 封装、AMD 的 V-Cache. 华为似乎是在难以获得先进制程的情况下试图用难度更高的堆叠提高性能——将堆叠前置到逻辑层，工程难度比同行的技术高得多。这可能会在同样的等效晶体管密度下带来更高的功耗、更困难的散热、更长的设计周期、更低的良率——当然，这些问题都不是无法解决的，至少，文中描述的麒麟 2026 的性能并不差：最大主频 3.1 吉赫兹，晶体管密度 238 百万个每平方毫米、相当于号称“3 纳米”的水平，能效比上一代产品[4]提升 41%，静态随机存取存储器频率比上一代产品提升 40% 以上。目前不知道这在用户手中会不会需要额外散热来兑现。
文中还提到了统一总线（Unified Bus）与 Hi-ONE（光互连引擎）。这是将光互连推向“近封装”级别、用跨层设计换取功耗优化，是合理的工程方向。
文章第 4.3 节称，在 2.5D 芯片中，计算能力正比于面积，但是内存带宽、互连、供电受限于芯片周长，是线性增长的，这里的瓶颈与制程节点无关。解决方案是 3D Folding，将供电（背侧供电、集成 电压调节器）、高速内存（混合键合到逻辑）、光 I/O（Hi-ONE）从芯片边缘迁移到“垂直表面”，让这些资源也变成正比于面积，与计算能力匹配。这是正确的，是已知的封装物理学。
文章作者承认，工具链（电子设计自动化/EDA 不支持 3D 原生设计）、晶圆间工艺偏差、垂直互连开销、能效问题等都是“未解决的问题”，文章还自称是一份邀请。
按照新闻内容，2026 年秋季，我们就能在华为 Mate 90 系列手机上看到麒麟 2026 芯片，届时，能效比、发热控制等指标可以被第三方检验，我不认为这会出现明显货不对板、引来全网嘲讽的状况。
关于新闻稿里这句“预计到 2031 年，基于该定律的高端芯片晶体管密度将达到 1.4 纳米制程的同等水平”，所谓 1.4 纳米制程本就已经纯属营销话术，系统里没有任何部件的实际尺寸或间距是 1.4 纳米，所以对标这些玩意的话术几乎是任意的。
总之，如果不用这种哗众取宠的方式进行宣发，那么“逻辑折叠”没什么奇特之处，也不是假的。问题归结于华为的宣传部门在搞什么鬼。
参考
^ChinaXiv:202605.00224
^参数 τ_transistor 是晶体管的本征开关延迟，τ_circuit 是信号路径的电阻电容传播延迟，τ_chip 是计算和内存访问延迟，τ_system 是端到端的消息和同步时间，没有给出如何从物理参数（例如线长、电阻率、电容、门延迟）计算出 τ 的具体公式。时间常数 τ 是一个跨学科的概念，在不同领域有不同算法，典型定义是，对于一个按指数规律变化的物理量，其变化量达到总变化量的 (1 - 1/e) 或衰减到初始值的 1/e 所需的时间。
^例如智能手机
^麒麟 9030 Pro，下同
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