華爲新麒麟9050芯片釆用摺疊設計,密度+53%,可接近臺積電N3E水平

今天2026國際電路與系統研討會在上海舉行，會上華爲公司董事、半導體業務部總裁何庭波在題爲《半導體新路徑探索與實踐》的主旨演講中，正式發表“韜（τ）定律”。

“韜定律”提出以“時間縮微”替代“幾何縮微”，以系統性降低時間常數（韜τ）爲目標，通過邏輯摺疊等創新技術，持續壓縮信號傳播時延，不斷提升晶體管密度，實現半導體與電子系統的持續演進。“韜定律”構建了貫穿器件、電路、芯片到系統層面的多層級協同優化體系。預計到2031年，基於該定律的高端芯片晶體管密度將達到1.4納米制程的同等水平。

根據描述感覺類似於ADM X3D的技術，當然這些抽象概念大部分人看不懂，後續的PPT詳細描述了芯片密度的提升，26年也就是今年mate90的新芯片可以達到238MTr/mm² 的密度，按照臺積電的製程來算就是在N3E與N4之間，並且遠超N4的密度。

這個密度水平性能超越高通前幾年的8G3還是很有希望的，但是8E提升太大估計還是比不過的。

1. N3B（3nm FinFET，首批）：~283–294 MTr/mm²

2. N3E（3nm 性能/能效平衡版）：~273–276 MTr/mm²

3. N3P/N3X（3nm 強化版/極致性能）：~284–290+ MTr/mm²（估算，未官方完整披露）

4. N4/N4P（4nm，N5 小收縮）：~178–181 MTr/mm²（與 N5 相近，光學縮小）

5. N5/N5P（5nm，首代 EUV）：~171–173 MTr/mm²