快科技7月10日消息,JEDEC今天正式發佈了LPDDR6內存標準,規範編號JESD209-6,可顯著提升移動設備、AI應用的性能、能效、安全。
性能方面,LPDDR6採用雙子通道架構,保持最小訪問間隔32字節的同時,允許更靈活的操作。
1、每顆裸片(Die)支持兩個子通道,每個子通道分爲12個數據信號線(DQ),優化通道性能。
2、每個子通道包含4個指令/尋址(CA)指令,優化減少焊球數量,改進數據訪問速度。
3、支持靜態能效模式,可支持更大容量,最大化利用bank資源。
4、支持彈性數據訪問,實時突發長度控制,支持32/64字節訪問。
5、支持動態寫入NT-ODT(非目標片上終止),可以根據負載需求調整ODT,改進信號完整性。
不過,JEDEC並未規定LPDDR6的數據傳輸率(頻率),根據此前說法起步就超過了10Gbps,可以達到10667Mpbps,而最高可以做到14400Mbps,也可以說是14.4GHz。
相比之下,LPDDR5起步爲6400Mbps,LPDDR5X提升至8533Mpbs,SK海力士自己做的LPDDR5T則能跑到9600Mbps。
能效方面,LPDDR6進一步降低了電壓和功耗,採用VDD2供電,並且採用雙電源供電。
其他節能特性還有:
1、交替時鐘命令輸入,提高性能和能效。
2、低功耗動態電壓頻率吊證(DVFSL),在低頻率運行時減少VDD2供電,從而節省功耗。
3、動態效率模式,採用單個子通道接口,適合低功耗、低帶寬場景。
4、支持部分自刷新、主動刷新,降低刷新功耗。
安全性和可靠性方面,LPDDR6也有了很大的提升。
1、支持每行激活計數(PRAC),支持內存數據完整性。
2、支持預留元模式(Carve-Out Meta),通過爲關鍵任務分配特定內存區域,提高整體系統可靠性。
3、支持可編程鏈路保護機制、ECC糾錯校驗。
4、支持命令/地址(CA)奇偶校驗、錯誤擦洗、寸內自測試(MBIST),以增強錯誤檢測能力和系統可靠性。
Advantest、Cadence、Synopsys、三星、SK海力士、美光、高通、聯發科等半導體測試廠商、內存芯片廠商、終端廠商都表達了對LPDDR6的支持和期待。
至於LPDDR6內存何時落地,估計就看下半年的新一代驍龍、天璣平臺了!
PS:長鑫又要繼續追趕了!
來源:快科技-手機頻道
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