華爲何庭波再更新韜定律論文

一顆本最容易被“熱”困住的堆疊芯片，爲什麼反倒能夠做到更加省電？

9月4日，華爲半導體負責人何庭波再次在中科院科技論文預發佈平臺ChinaXiv發佈論文《Huawei’s τ Chip Was Supposed to Melt?》，試圖從芯片內部的數據傳輸和電路設計解釋這一現象。

今年5月，華爲對外發布“韜定律”，嘗試爲後摩爾時代的半導體演進尋找一條新的技術路徑。而此次論文更新，也是華爲試圖向外展示“τ芯片”是如何通過重構電路結構、縮短信號傳輸距離、壓縮傳輸延遲，將“時間維度革新”轉化爲芯片性能、功耗、溫控的突破點，同時回應堆疊芯片“高密度等於高發熱”的行業質疑。

何庭波的核心觀點並不是3D堆疊天然更節能，而是認爲過去對芯片功耗的關注，可能過多集中在“晶體管計算”本身，卻低估了數據在芯片內部移動所消耗的能量。

“我們能預見的τ的每一個未來，都成於功耗、亦敗於功耗。時間餘量是手段，能量纔是錦標。這條定律未來十年的評判標準，不會是摺疊堆疊跑得多快，而是它們奔跑時燃耗多低。那顆本該燒燬的τ芯片，反而運行得更冷，不是因爲摺疊才變冷，而是因爲摺疊本身。歸根結底，τ（韜）的用武之地不止一處。”何庭波在論文中說。

芯片本該更熱，爲什麼反而更省電？

在何庭波看來，如果詢問芯片工程師未來最重要的方向是什麼，3D集成很可能會得到大量答案；但如果進一步詢問，什麼可能最終阻礙3D集成，很多經驗豐富的工程師給出的答案則會是“熱”。

原因並不複雜。把更多晶體管堆到同一塊面積裏，意味着單位面積內的晶體管數量增加，產生的功率最終都會轉化爲熱量；而在垂直堆疊結構中，位於下層的晶體管產生的熱量還需要穿過上層材料才能散出去。如果熱量無法及時排出，芯片溫度升高，就會進一步影響頻率、功耗以及可靠性。

這也是爲什麼，在何庭波描述的傳統路徑中，3D堆疊似乎天然存在一個矛盾：芯片越小、晶體管越多、堆得越高，熱設計壓力就越大。

但何庭波認爲，這裏面存在一個容易被忽略的問題：芯片消耗的能量，並不只來自“計算”，還來自“移動”。

她在文章中用了一個很形象的比喻：一個人在工作日裏消耗的能量，並不主要來自坐在辦公桌前工作的那幾個小時，通勤同樣需要消耗大量能量。芯片也是如此，晶體管完成計算需要能量，而數據在晶體管、模塊和不同電路之間長距離傳輸，同樣需要消耗能量。

按照文章中的描述，在典型的智能手機工作負載中，動態功耗可能佔總功耗的約90%；而動態功耗除了晶體管開關，還包括信號在金屬連線中的傳輸。隨着製程不斷發展，互連電容對能耗的影響越來越重要，某些情況下，真正昂貴的並不是晶體管“思考”，而是數據在芯片內部“通勤”。

LogicFolding正是從這裏切入。

何庭波表示，τ定律，並不是簡單地把芯片做成多層，而是希望改變信號傳播的路徑。傳統平面芯片中，一些關鍵連接需要橫向跨越較長距離；LogicFolding則把部分電路重新設計成上下兩層，讓原本較長的水平連接轉化成更短的垂直連接。

文章稱，在一些典型核心中，這種方式可以將連線長度縮短約20%，關鍵路徑上的部分連線最多可以縮短70%。在一個處理模塊中，時鐘佈線長度縮短28%，時鐘緩衝器數量也從約4.36萬個減少到1.9萬個。從這個角度看，所謂“摺疊”並不是簡單地把更多晶體管堆在一起，而是在重新安排晶體管之間的關係：少讓數據跑遠路。

τ真正顛覆的是什麼？

2026年5月，何庭波在IEEE國際固態電路學術會議相關活動上首次公開介紹τ定律和LogicFolding。華爲此前披露稱，已有數百款芯片基於τ原理進行設計和量產，並計劃在2026年秋季推出首款採用LogicFolding的麒麟芯片。

但真正值得關注的並不是“摺疊”這個動作本身，而是華爲能否證明這種方法可以持續帶來實際的性能、功耗和密度收益。

何庭波在文章中給出的第一組結果來自麒麟2026。據其披露，芯片晶體管密度從此前約每平方毫米1.55億個提高到2.38億個，提升約55%。在相同性能條件下，NPU功耗下降66%，GPU下降58%，CPU性能核心下降41%。

其中NPU的數據尤其突出：在相同的29 TOPS性能下，時鐘頻率下降63%，供電電壓從0.85V降低至0.55V，最終功耗下降66%，功耗密度下降73%。GPU也採取了類似思路，在相同61 FPS的條件下，電壓降低約200mV，功耗下降58%。

但何庭波也沒有把LogicFolding描述成一種“只要摺疊就一定更省電”的技術。

例如DSP就是一個例子。第一代摺疊設計中，完成相同工作時功耗下降25%，但由於芯片面積縮小了40%，功耗密度反而上升24%。文章稱，到麒麟2027的DSP設計中，這一問題已經得到改善，功耗下降達到47%，功耗密度也低於原來的平面設計。

這說明，τ定律解決的並不是一個簡單的“省電”問題，而是在給芯片設計者提供更多重新分配性能、面積和功耗的空間。

但最大的變量，仍然是功耗。這也是何庭波這篇文章裏一個很重要的限定：τ是時間縮放定律，而不是能量縮放定律。

芯片跑得更快，並不意味着它一定更省電。相反，如果設計者把通過縮短信號路徑獲得的時間餘量全部用來提高頻率和性能，芯片完全可能消耗更多功率。

因此，LogicFolding真正有價值的地方，是把節省下來的“時間”轉化爲其她收益。比如軟件通過增加並行任務減少串行部分，硬件則可以通過增加並行電路、縮短數據路徑來減少延遲和能耗。

NPU就是典型案例。何庭波稱，上一代設計中，一個較大的核心配合兩個效率核心；LogicFolding帶來的晶體管空間被用於增加更多計算核心，最終形成更寬的並行陣列，在更低電壓下實現更高吞吐。

但這種方法放到CPU上就沒有那麼容易。

CPU中的很多任務具有更強的串行特徵，並不能簡單通過複製更多核心解決。因此文章披露的數據也顯示，CPU性能核心的收益相比NPU、GPU更爲有限。何庭波認爲，這部分工作需要更加精細的設計、EDA工具支持以及長期驗證，未來仍有大量探索空間。

下一步真正的挑戰是什麼？

LogicFolding雖然能夠縮短數據傳輸距離、降低部分模塊功耗，但3D結構的散熱問題並沒有因此消失。相反，下層硅產生的熱量依然需要通過上層結構向外傳導。

何庭波的解釋是，不能只看芯片的總髮熱量，還要看熱量集中在哪裏，以及晶體管結溫是多少。

在相同性能下，如果LogicFolding能夠降低總功耗，那麼整體熱負荷反而可能下降；與此同時，通過重新安排不同模塊的位置，可以把高熱模塊錯開，避免多個熱點垂直堆疊。

文章稱，麒麟2026採用的是相對保守的方案，並非簡單地把所有電路全部垂直堆疊，而是優先對關鍵路徑進行摺疊，同時進行熱感知佈局。

這也意味着，“芯片本該燒燬卻更冷”並不是因爲3D堆疊突然解決了散熱問題，而是因爲設計者試圖從源頭減少需要消耗的能量，並重新安排熱量產生的位置。

而且這種收益並非沒有代價。

混合鍵合的連接間距、上下層之間的應力、CMP和清洗、晶圓翹曲、對準精度，以及更復雜的EDA設計和驗證，都會成爲τ路線繼續向前推進必須面對的問題。何庭波在文章中預計，未來3至5年仍需要大量探索，才能進一步擴大LogicFolding的適用範圍。

從這個意義上說，華爲現在要證明的並不是“芯片可以折起來”，而是折起來之後，能不能形成一條可以持續複製的芯片增長路徑。

傳統制程的邏輯是不斷“做小”，而τ定律試圖尋找的是另一種可能：不一定繼續把晶體管做得更小，而是讓它們彼此靠得更近，讓數據少走一些路，再把因此獲得的時間空間轉換成更低功耗、更高性能或者更多晶體管。

“在神話中，西西弗斯被罰把巨石推上山頂，卻只能看着它滾下、從頭再來。τ縮放定律下的工程有着相同的節奏：摺疊芯片、贏得時間餘量、把它花在功耗上——然後下一代到來，巨石重新滾落。上述摺疊佈線並非要逃離這一循環，而是下一次推石。我們的故事與神話分道揚鑣之處在於：這座山是有方向的——每一個循環都留下一塊計算更多、耗能更少的芯片，而累積起來的路程，正是行業所謂的進步。”何庭波說。

這或許纔是τ定律目前最值得關注的地方。

它還不是一條已經被產業廣泛驗證的新“摩爾定律”，而是華爲試圖在傳統縮放越來越困難之後，爲芯片尋找另一條增長曲線。真正的考驗，也不在於第一顆τ芯片能不能跑起來，而在於這種方法能否跨越一代又一代芯片，在功耗、性能、良率和成本之間找到可以持續成立的平衡。

而那顆“本該燒燬”的τ芯片，華爲至少已經給出了一個有意思的答案：有時候，芯片變得更復雜、更立體，並不意味着它一定要消耗更多能量，它也可能反而變得更省電。