8G3的核心簇也就是衆所周知，大家都知道的是1322，1+3+2+2設計非常反直覺
簡單而言就是
2-4和7 共用緩存（高頻A720和X4）
5-6和7 共享電壓（低頻A720和X4）
而兩顆小核則是核心複合體，共享L2緩存（A520）
‼‼‼而如所說——重點‼‼‼
5-6的實際頻率(Cycles)，是被7影響的
56或7的 實際電壓 總會被 更高電壓檔位 的那一組覆蓋
綜上所述
建議5-6不給重負載，鎖低頻的意義就在於
不讓5-6核心喫到負載後升頻，
因5-6和7共電壓，
5-6升頻會讓7 被動 的跑在 更高的電壓 上
功耗會增加
同時7在遊戲中給負載後跑在更高頻率，
會帶動56的實際頻率動態提升，
此時可以給56分一部分低負載過去，
而無需單獨動態調整56的頻率
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（題外話）
而我們親愛的高通，給這個全處理器頻率最高的X4超大核塞了一顆密度庫😅😅😅😅
要知道超大核就是用來跑高頻負載的，而密度庫會導致高頻能效飛天
同時圖1也可以很清楚的看到核心部分有非常多的空位，作爲一個寸土寸金的核心區域，設計不可能留出如此多的結構空位，可以說8g3的出生就是個“廢案”（依舊暴論）
接下來我將詳細說一下X4有多麼逆天（純手打，未使用AI，所以排版可能有點亂了 ）
前端10寬度解碼，比後端大太多了
典型的arm核心，各種奇奇怪怪的“特徵”，極其“獨特”重命名邏輯，嚴格到姥姥家的數據轉發，拉胯的緩存“物理延遲”，粗看，值得稱道的也就分支預測和預取。arm的前端可以，重命名邏輯奇怪，訪存稀爛，後端又樸素又貧窮，很容易前後不匹配損失性能，arm一直是這樣的，X4非常有“arm味”，最大的特點就是摳，從頭摳到尾，但是隻有分支預測和預取不敢扣，這個我認爲也代表了arm的野心，設計重心完全偏向高吞吐，做服務器高性能計算，纔是它在有限的成本下的設計偏向，其他什麼嵌入式等方向，都是順帶“喫紅利”
但是這種設計放在移動端就是一坨，又臭又硬，預取是強，預取發力之後緩存延遲能壓到非常低，但是物理延遲做的稀爛，一碰到對預取器不友好的應用，直接暴露原始延遲，移動端最忌變化，延遲跳舞，也正是因爲這個原因（最主要是這個原因），在“絕區零”裏面，能夠完美體現這點，公版架構那個幀數曲線完全是在跳舞，哈哈。用的都是平板性能，釋放都很激進，線程調度沒有問題
還有公版架構a76是一次“飛躍”，x925又是一次飛躍，這兩個都是大幅改進了store to load fowarding（緩解 store-load數據依賴導致延遲上升的問題）邏輯，a76是引入了這個機制，但是限制非常多， 有嚴格的對齊要求，能觸發這個機制的場景少之又少，X925大幅放寬了這個限制，和zen5 lion cove差不多了
如果拋開其他因素的話，arm設計功底是在上升的，因爲a76一直小修小改到x4（除了分支預測和預取）大幅放寬數據轉發限制之後，speedometer3終於衝上25分，淚目了。之前x3-x4在這裏，實測只有skylake水平，哈哈，speedometer3就是訪存子系統（消費級方向）的很有參考性的試金石，而且我覺得能效曲線這東西有點扯淡（嚴謹來說），趨勢應該是沒錯的，就從內存來說（還有總線等其他因素），一個核心，不同的內存頻率都能跑出來不一樣的能效，測試能效曲線的時候能保證內存頻率上，是最佳表現嗎？
我這只是說了一個不嚴謹的點，實際上應該控制變量的點非常多，這還是單核，多核那就更離譜了，就拿核心頻率來說，這麼多個核心，你猜猜有多少種頻率搭配能跑出這個分數？製程，是第一生產力 ，而且蘋果架構做得很好，全封閉生態，優化方面也是槓槓的，而且成本限制小，緩存，封裝，都能猛猛堆料，成本直接被iPhone iPad 等設備吞掉，不過，我認爲oryon3 （8eg5）也算一個消費級超強的架構， 安卓生態爛，優化差，開發者擺爛，怎麼辦？
超強的soc硬抗，高通這個自研架構在內存緩存性能上絲毫沒馬虎，“物理延遲”，非常低，超大容量的情況下，衝超高頻率的情況下，還保留住了指針追逐優化，這些是高通在speedometer3瀏覽器性能測試能這麼強的根本原因，也是最重要的原因，一切爲了更低延遲，官方的宣傳標語都是“唯快不破”，哈哈。用架構硬實力硬扛所有拉優化。oryon2（8至尊），也很不錯了，只是oryon3，優化了oryon2的一些缺點和bug，加強了“超高壓”場景的表現。
說回x4，看似10寬，一測前端吞吐幾乎到不了10條指令，執行單元堆的老多，實戰基本發揮不出來 你看像不像A715 double mop微指令緩存去除了，只能加寬前端維持吞吐量，bp進步了mop沒啥用，主要是雖然是10寬，但是取指最多9條，堆規模如堆了笑死了，一次最多9條啊，真沒招，看呆了，如堆了屬於是，就算去掉了mop cache，x3是6寬，加到8寬就差不多了，而且緩衝區384也不夠完全撐起來，x925還是10寬，ooo翻倍了，那你x4就加到10寬是爲了什麼 ，，，，戰略性加寬來了，明顯水平不如x3，性能+14%，功耗+45%，太逆天了，X4加到10寬太誇張了，X3才6寬，如果X4能8寬或者9寬，能效會進一步提升，x4是最離譜的產物，我感覺，10寬解碼，l1i也能提供10條指令，結果重命名寬度只有九（疑似），前面做這一切都白費，哈哈實際前端吞吐被嚴重限制，喫了面基，喫了功耗，又不提供對應性能，哈哈，不過arm重命名做得差是祖傳的“下毒點”，連最基本的假依賴消除都喫不滿理論帶寬，x925對比x4提升448/384=1.166667，其實只有17%，實測c1u對比x925數據是608/448=1.357143，35% 36%，已經大得離譜了，就是不知道issue queue有沒有加碼，是不是還像之前一樣摳的離譜？說回x4，x4的翻車對比x2完全是不逞多讓的，但是好歹是性能和功耗不對比，最多是ppa三角失衡，前端說完了說後端，爲了配合10取指的前端，後端單元也增加了，多到令人恐懼：8 ALU、3 BRU。這樣的配置是否有必要我們暫且擱置，但是Arm總能在這裏做出許多令人百思不得其解的操作。
例如8G3 X4去年的X3配備了6個ALU，但是經過我的測試dispatch級並不能每週期分派6條簡單ALU指令，而是4條！也就是說多出的ALU僅僅提供了burst性能而不是sustained throughput。Damn Arm，what are you doing? 恐怕是出於重命名部分的限制？能不能改改你們那萬年不動的rename邏輯，再下去快趕不上新時代本科畢業水準了 可能很多人會吐槽MCQ（ROB）的容量增長幅度太小，但是Arm的ROB並不是一個完全傳統的ROB，直接將容量和Intel、AMD之流對比不甚科學。
它能在某些情況下容納兩條指令，而且還要考慮Arm的“early deallocation”方面的優化，因此實際等效容量會大一些。slice powerdown非常拉胯，因爲不支持1/2的容量。每次變slice power mode還需要flush l3，延遲很高。實測基本不可用。ram powerdown雖然支持1/2但是無法關閉victim cache很多廠商也是摒棄。 arm其實發現問題了下一版的dsu加了1/2的slice powerdown
還有處理器 實際頻率 比 目標頻率 高這件事也很常見，我沒記錯的話有人發佈過一篇關於cycles的帖子，裏面有具體提到過這個情況，不過和溫度相關，是cycles的影響因素
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